Memory-Unit Design for Real-Time-Digital-Signal-Processing Applications
Conception des Unités Mémoire pour des Applications de Traitement du Signal Temps Réel
OPEN ACCESS
The increase in the complexity of signal processing and image algorithms, under the execution time constraint, and taking into consideration the new constraints (area, speed, consumption etc.), makes exploration space a manually unachievable concept. The framework development for design became a necessity at that time, so as to offer estimation tools and semi-automatic synthesis to the designer, allowing the design of different parts of the application.
In the last decade, scheduling and resources allocation algorithms (operators, registers etc.) have given rise to a number of synthesis tools of a high level for the designing of operative and control parts. However, if these tools allow the designing of these two units in a more or less automatic way, then it is not the same for the memorisation unit which should, most of the time, be explicitly designed.
The evolution of applications, notably in signal processing, applies itself, not only to the operative system part, but also and above all, to the memorisation; this last point can rapidly become the critical point in the implementation .
Résumé
L'augmentation de complexité des algorithmes de traitement du signal et de l'image, sous contrainte de temps d'exécution, et la prise en compte de nouvelles contraintes (surface, vitesse, consommation, etc) rend l'exploration de l'espace de conception irréalisable de manière manuelle. Le développement de plates-formes de conception est alors devenu une nécessité afin d'offrir aux concepteurs des outils d'estimation et de synthèse semi-automatique permettant de concevoir les différentes parties d'une application. Dans la dernière décennie, les méthodes d'ordonnancement et d'assignation des ressources (opérateurs, registres, ...etc) ont donné naissance à de nombreux outils de synthèse de haut niveau pour la conception des parties opérative et de contrôle. Toutefois, si ces outils permettent de concevoir de manière plus ou moins automatique ces deux unités, il n'en est pas de même pour l'unité de mémorisation qui doit, la plupart du temps, être conçue explicitement. L'évolution des applications, notamment dans le domaine du traitement du signal, s'applique non seulement à la partie opérative du système, mais aussi et surtout à la mémorisation; cette dernière pouvant rapidement devenir le point critique de la mise en couvre.
Ce papier présente une méthodologie de conception de ces unités. Partant d'une description des besoins en terme de mémorisation, nous décomposons la synthèse des mémoires en quatre étapes . Cette synthèse vient alors compléter le flot de conception d'un outil de synthèse d'architectures (par exemple de l'outil Gout).
High Level Synthesis, CAD Tools, Memory synthesis.
Mots clés
Synthèse systèmes, outils CAO, conception mémoire.
[1] E. Martin, O. Sentieys, and J.-L. Philippe. Synthèse architecturale de coeur de processeurs de traitement du signal. Techniques et SciencesInformatiques, 1(2), 1994.
[2] J. Van. Meerbergen, J. Huisken, P. Lippens, O. McArdle, R. Segers, G. Goossens,J. Vanhoof, D. Lanneer, F. Catthoor, and H. De Man. An integrated automatic design system for complexe DSP algorithms. Journal of VLSI Signal Processing,pages 265-278, 1990.
[3] A.E. Casavant, M.A. D'Abreu, M. Dragomirecky, M. Dragomireky, D.A. Duff, J.R. Jasica, M.J. Hartman, K.S. Hwnag, and W.D. Smith. A synthesis environment for designing DSP systems .IEEETransactions on Design and Test,April 1989.
[4] D.T. Harper III and D.A. Linebarger. A dynamic storage scheme for conflict free access. In 16th Annual International Symposium on Computer Architecture, volume 17, pages 72-77, June 1989.
[5] J. Lenfant. A versatile mechanism to move data in array processor. IEEE Transaction on Computer,C34(6) :506-522, June 1985.
[6] D. T. Harper III. Increased memory perfomance during vector accesses through the use of linear address transformations. IEEE Transaction on Computer, 41(2) :227-230, February 1992.
[7] 1. Bazon. Programmation logique avec contraintes appliquée la synthèse del'unitéde mémorisation de GAUT. Rapport de stage ingénieur,LASTIENSSAT, September 1993.
[8] F. Grant, P.B. Denyer, and I. Finlay. Synthesis of address generators. In IEEE International Conference on Computer Aided Design, pages 116-119, November 1989.
[9] R. Reynaud, E. Martin, and F. Devos. Design of a bit sliced address generator for FFT algorithms. In Signal processing IV : Theories and Applications, 1986.
[10] D. Chillet. Contribution lasynthèse des unités demémorisationpour GAUT. Stage de dea stir, LASTI-ENSSAT, September 1994.
[11] S. Bakshi and D.D. Gajski. A memory selection algorithm for highperformance pipelines. InEURO-DAC Brighton, September 1995.
[12] F. Balasa, F. Catthoor, and H. De Man. Exact evaluation of memory size for multi-dimensional signal processing systems. InIEEE International Conference on Computer Aided Design, 1993.
[13] I.M. Verbauwhede, C.J. Scheers, and J.M. Rabaey. Memory estimation for high level synthesis. In ACM/IEEE Design Automation Conference, number 31, 1994.
[14] H. De Man, J. Rabaey, P. Six, and L. Claesen. CATHEDRAL II : a silicon compiler for digital signal processing.IEEE Transactions on Design and Test, 3 :13-25, December 1986.
[15] H. De Man, J. Rabaey, J. Huisken, and J. VanMeerbergen.Silicon compilation of DSP systems with CATHEDRAL 11.Esprit 87 Achievements and impact, pages 207-217, September 1987. North-Holland.
[16] D. Lanneer, S. Note, F. Depuydt, M. Pauwels, F. Catthoor, G.Goossens,and H. De Man.Architectural Synthesis for Medium and High Throughput Signal Processing with the New CATHEDRAL Environment. Kluwer Academic Publishers, 1991.
[17] The cathedral-2/3 silicon compiler for real time signal processing . Technical report, IMEC, Kapeldreef 75, B-3001 Leuven, BELGIUM, April 1995 . ESPRIT 97 project.
[18] M. Potkonjak.Algorithms for High Level Synthesis : Ressource Utilization Based Approach. PhD thesis, University of California, Berkeley, jan. 1992.
[19] M. Potkonjak and J.M. Rabaey.Exploring the Algorithmic Design Space Using High Level Synthesis, pages 131-167. International Series in Engineering and Computer Science: VLSI, Computer and Digital Signal Processing 257. Kluwer, 1994.
[20] R. Rudell. Design of a logic synthesis system. InProceeding of 33 rd Design Automation Conference,Las Vegas, USA, June 1993.
[21] I. Park.Amical: unassistant pour la synthèseetl'exploration architecturale descircuits decommande.PhD thesis,Université deGrenoble, July 1992.
[22] A.A. Jerraya, I. Park, and K. O'Brien. Amical : An interactive high level synthesis environment. InEuropean Design Automation Conference, pages 58-62,1993.
[23] A.A. Jerraya, M. Aichouchi, H. Ding, P. Kission, M. Rahmouni, and P. Vijaya Rghavan. Amical:interactive architectural synthesis based on VHDL. Technical report, INPG TIMA, System level synthesis group, 46, avenueFelix Viallet 38031 Grenoble Cedex, France, April 1994.
[24] C. Dezan. Génération automatiquede circuitsavecAlpha du Centaur.PhD thesis,Université deRennes, February 1993.
[25] D.K. Wilde and O. Sie. Regular array synthesis using alpha. Publication Interne 829,IRISA, Rennes, May 1994.
[26] W. Geurts, F. Franssen, M. Van Swaaij, F. Catthoor, H. De Man, and M. Moonen.Memory and data path mapping for image and video applications, chapter Application-driven architecture synthesis, pages 143-166 . Kluwer Academic Publisher, F.Catthoor and L.Svensson, 1993.
[27] F. Catthoor. Memory size and power optimisation for image/video and atm processing systems. In IMEC, editor, EurochipCourse, September 1995.
[28] D. Chillet. Méthodologie de conceptionarchitecturale des mémoires pour circuits dédiés au traitement du signal temps réel. PhD thesis, Enssat, Université deRennes 1, January 1997.
[29] O. Sentieys, D. Chillet, J.-P. Diguet, andJ.-L.Philippe.Memory module selection for high level synthesis. InIEEE Workshop on VLSI Signal Processing, 1996.
[30] E. Martin, A. Baganne, O. Sentieys, andJ.-L.Philippe. Complexité d'implantation des algorithmes adaptatifs.Rapport final de contrat : Etude dufiltrage adaptatifet ducodage de source 93 6 B 005, LASTI-LESTER, 1995.